ČSN EN 61691-2   (013750) Jazyky pro popis chování systému - Část 2: Víceúrovňový systém pro modely se vzájemnou operační součinností v jazyku VHDL

Anotace textu normy ČSN EN 61691-2   (013750)

Soubor mezinárodní normy EN 61692 poskytuje prostředky k návrhu objektu pomocí základní specifikace hardwaru v jazyku VHDL. Popisný jazyk hardwaru VHDL (Hardware Description Language) slouží pro velmi rychlé integrované obvody VHSIC (Very High Speed Integrated Circuit). Používá se pro zpracování dokumentace, ověřování a syntézu velkých číslicových celků. Přesná definice jazyka VHDL je obsažena v Části 1: Referenční příručka jazyka VHDL. Jazyk slouží k návrhu hardwaru s přesně definovanými vstupy a výstupy a vykonává přesně stanovené funkce. Předmětem návrhu může být celý systém, podsystém, deska, čip, makrobuňka, logické hradlo nebo jakákoliv úroveň abstrakce mezi tím. Jazyk VHDL se může použít i k popisu konfigurace při sestavování navržených entit, aby tvořily celkový návrh. Tato část normy je založena dokumentu IEEE Std 1164:1993 - Víceúrovňový logický systém pro modely se vzájemnou operační součinností v jazyku VHDL. Ukazuje cestu k využití jazyku VHDL k popisu chování víceúrovňového logického systému.