ČSN EN 61523-2   (013756) Normy pro výpočet zpoždění a výkonu při návrhu čipů - Část 2: Specifikace předběžného výpočtu zpoždění pro knihovny CMOS ASIC

Anotace textu normy ČSN EN 61523-2   (013756)

Norma EN 61523 specifikuje DPCS (Systém pro výpočet zpoždění a výkonu). DPCS je uspořádaný soubor norem, který podporuje:

- metodu k popisu časovacích a výkonových charakteristik k návrhu jednotek integrovaných obvodů (buněk a prvků vyšší úrovně),

- normalizovanou metodu pro aplikace elektronického automatizovaného návrhu čipu k výpočtu konkrétních zpoždění, náběhů a výkonu logických obvodů,

- normalizované formáty souborů pro výměnu informací o rozložení čipu.

Tato část normy specifikuje předběžný výpočet zpoždění pro knihovny CMOS ASIC, které obsahují základní primitivní funkce a paměti k aplikaci v průběhu etapy předběžného návrhu logické simulace, ověřování časování a logické syntézy.

Metoda výpočtu zpoždění podaná v této normě sestává:

- z odhadu kapacity vodiče a

- z metody výpočtu zpoždění založené na vyhledávací tabulce.

Při použití DCL (Delay Calculation Language) a SDF (Standard Delay Format) tato metoda výpočtu zpoždění pomáhá uživateli, aby měl sjednocený model časování pro různé nástroje EDA v etapě předběžného návrhu. Tato norma je konzistentní s existujícími normami a přejímá normalizované formáty jako SPEF (Standard Parasitic Exchangeable Format), DCL a SDF.

Rozsah platnosti této normy zahrnuje návrh časování přední hrany integrovaných obvodů CMOC ASIC logických syntetizátorů, simulátorů a ověřování časování. Specifikovaná metoda výpočtu zpoždění je založena na výpočtovém kroku pro rychlost náběhu pro vstup a výpočový krok mezi dvěma porty. Během těchto výpočtových kroků se používá metoda vyhledávání v tabulce. Tabulková metoda v této normě specifikuje dvě interpolační metody pro výpočet zpoždění. První metodou je bilineární interpolace, která se široce používá v průmyslu. Druhou metodou je lineární interpolace s použitím tří sousedních bodů.